En el marco de su foro Open Innovation Platform (OIP) en Ámsterdam, TSMC ha lanzado un potente mensaje al sector de la inteligencia artificial: la futura batalla tecnológica se librará no solo en las unidades de procesamiento gráfico, sino también en el terreno de la memoria de alto ancho de banda. La compañía taiwanesa ha aprovechado esta plataforma para delinear su estrategia con la nueva generación de memorias HBM4/HBM4E, destacando un innovador «C-HBM4E» personalizado que fusiona un base die en nodo N3P de 3 nm y una integración más estrecha entre la lógica y la DRAM.
TSMC ha esbozado un objetivo ambicioso basado en datos de TrendForce: duplicar la eficiencia energética respecto a los actuales procesos DRAM, además de reducir la tensión de funcionamiento hasta 0,75 V en sus configuraciones más avanzadas. Esta apuesta promete mejoras significativas en un sector donde la eficiencia energética se consolida como un cuello de botella crucial.
La memoria HBM4 estándar verá una mejora del 50% en eficiencia gracias a base dies fabricados con el avanzado nodo lógico N12 de TSMC, reduciendo la tensión a 0,8 V. Los beneficios prácticos incluyen menos calor por bit transferido y la posibilidad de aumentar frecuencias y anchos de banda sin incrementar el consumo. Esto permite a fabricantes como Micron, Samsung y SK hynix centrarse en apilar capas de DRAM, simplificando la complejidad del proceso y beneficiándose de nodos lógicos de última generación.
Más revolucionario aún es el desarrollo de la variante C-HBM4E, con un base die en nodo N3P y una reducción adicional de tensión a 0,75 V, prevista para lanzar productos a partir de 2027. Al integrar los controladores de memoria directamente en la pila, esta innovación ofrece una duplicación en eficiencia energética comparada con los procesos de la actual HBM3E. Un paso crucial para los centros de datos de IA que enfrentan limitaciones físicas de potencia.
En este contexto, las grandes empresas de memoria como Micron y SK hynix ya han anunciado su colaboración con TSMC para fabricar los base dies de HBM4E, con producciones a gran escala programadas para 2027. Este cambio estratégico en la industria de semiconductores subraya el papel de TSMC como un proveedor casi insustituible en el terreno de la lógica de base y el empaquetado avanzado, consolidando su protagonismo en una esfera históricamente dominada por los fabricantes de memoria.
El papel del packaging también es destacado en el anuncio de TSMC, con la evolución del sistema CoWoS (Chip on Wafer on Substrate) que anticipa configuraciones hasta 5,5 veces el límite de retícula, soportando hasta 12 pilas de HBM3E/HBM4 en un solo paquete para futuros aceleradores de inteligencia artificial programados para 2026–2027. Estos desarrollos reflejan no solo avances en capacidad y eficiencia, sino también un nuevo paradigma en el diseño y fabricación de chips, enfatizado por la complejidad logística que traen tecnologías como InFO y SoIC.
Con miras a mitigar la creciente complejidad en el diseño de estos empaquetados, TSMC ha introducido 3Dblox, un lenguaje de descripción para definir jerárquicamente construcciones de chiplets, interposers y sustratos. Este sistema reduce tiempos de verificación y facilita reutilizaciones, un avance vital para acelerar los ciclos de diseño en una industria donde la rapidez y precisión son primordiales.
En definitiva, TSMC no solo apuesta por chips más avanzados, sino que ofrece soluciones para reducir el consumo energético por terabyte/segundo, un factor determinante para los centros de datos de IA del futuro. Con previsiones de sistemas como el AMD Instinct MI400 y la plataforma Rubin de NVIDIA, basados en la potencia de HBM4/HBM4E y el empaquetado CoWoS-L, la estrategia de TSMC se perfila como el cimiento de la próxima generación de superclústeres de inteligencia artificial.
